K.I.S.S

内存访问过程自然是虚拟地址->物理地址->内存数据，物理地址通过address line⁴的形式传递给内存，4G内存有2^{32的AL，所以要被重新编码成为这么多AL的一小部分。传递的地址首先要被多路分配[fn}:5]，一个N的AL会有输出为2^{N行。这些输出才用来定位内存。} 然后说，内存量要是上去了，这种直接的法子没法用，一个1Gbit容量的，需要30AL和2^{30行。反正我就是理解不能，还是看图吧。} 内存组织成行和列，为什么呢？因为这样方便，不用超大的多路分配。我想想啊，就是一维数组和二维数组的区别，如果是16个元素，一维就要16条线来索引每个元组，二维呢，4×4就可以，每个维度4条线。这样就是16比8的线，差距还不大，换成2^{32就出来了一个是232，一个是216}+2^{16，所以说，小内存一维直接处理还可以，大了就要增加维度了。要是四维呢？210，是不是维度可以无限增加下去呢？到32维就是}…？⁵ 后面还说了扩展性的问题，30根地址线连接到每个RAM芯片也不行，因为针脚会变得很多，解决可扩展问题用的是地址线复用。

• SRAM和DRAM的成本平衡
• 存储单元都要被单独选择来使用
• 地址线数目影响MC、主板、DRAM模块和DRAM芯片成本
• 读写的时候都要耗费时间的，因为电容的原因

看图先，先传RAS ，tRCD时间后再传CAS，地址则在这段时间同时传输。然后就要等会，叫做CL时延，之后就开始传数据，但是如果每次只传一个字太浪费，最好每次都把缓存里面的线填满⁶，同时还可以不用再重新发RAS直接发CAS，这样就是连续读取内存，少了之前的那些通讯开销。双通道的自然是双倍。

RAS信号之前还要先锁定当前行然后对新行充电。要那么一段时间，结果就是，又占用了时间，不过预充电的一部分时间可以和数据传输并行，因为是两个不同行⁷。实际情况可以更加夸张还有tRAS的延时，预充电不是立即执行。 DDR模块的数据表示方法w-z-y-T,比如2-3-2-9-T1

• w 2 CAS延时（CL）
• x 3 RAS-to-CAS延时(t RCD)
• y 2 预充电时间(t RP)
• z 8 激活到预充电时间(t RAS)
• T T1 命令速率

DRAM必须保持刷新，也是按照行刷新，要是程序读的数据那行正好在刷新，那就中奖了⁸。

SDR SDRAM，数据传输和内存总线频率一样。速度比较慢，要提速只能提高频率，但是功耗会增加，同时也需要增加电压，进一步增加功耗。『功率= 动态电容×电压^2×频率 』 DDR SDRAM（DDR1），每周期可以传输两次数据，上升下降都可以传输数据，引入缓冲区。 DDR2， 总线频率加倍，所以带宽也加倍。但是内存的芯片频率还是保持单倍不变，只是利用缓冲区的频率加倍，每次多读数据到缓存区。最后还要算上每周期的两次数据传输。最后就是阵列频率*4。 DDR3，频率成为4倍，但是内部频率依然是一倍，还是依靠缓存区。算上两次数据传输，就是阵列频率×8。

看了看，内存阵列的频率基本没有变化，都是依靠缓存区的频率加倍来提升。速度快了，但是针脚貌似也增加了⁹，并行化就难做，连线要差不多一样长¹⁰，针脚越多就越不好设计，竟然还有个更大的问题，总线上东西连多了信号会有变化。北桥不好保证内存双通道的并行，需要依靠外部内存控制器。 解决方法：处理器加入内存控制器，或者NUMA架构。 Intel使用什么全缓冲DRAM（FB-DRAM）技术。不用并行总线，而是使用串行总线，频率可以更高，消除串行的缺点还可以增加带宽。改用串行后

1. 每个通道可以连接更多模块
2. 北桥内存控制器可以使用更多通道
3. 串行总线可以全双工（两条线）
4. 实现另外一个总线也容易，每方向也就两根线¹¹，就可以增加速度了。

FB的有69针脚，也可以连接更多到总线上。北桥可以6通道，布线简单。总结比较给了个表，就是针脚小了，通道多了，还可以多连设备，设计上也简单容易。这难道是个万金油，也说说缺点啊。

终于到总结了，那就是DRAM的速度在现在的CPU面前就是渣，给的core2的差距是11倍差距，内存总线一个周期CPU要等11个周期，所以这个是数量级的差别。 当然，极限情况下，DRAM可以很快，但是需要连续的串行访问数据，如果不连续，就要预充电再加上那一堆延时。预读取可以改善一些性能问题，处理完了就要写入的数据可以直接写入，因为下一轮要读取的东西都已经预读取了，不存在读写冲突了。